PLL: Yes, 주목적: SONET/SDH, 입력: CMOS, Crystal, 산출: CML, CMOS, 회로 수: 2, 비율-입력 : 출력: 4:3,
PLL: Yes, 주목적: SONET/SDH, Stratum, 입력: LVCMOS, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 11:12,
PLL: Yes, 주목적: SONET/SDH, Telecom, 입력: LVCMOS, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 6:5,
PLL: Yes, 주목적: SONET/SDH, 입력: CMOS, 산출: CML, CMOS, 회로 수: 1, 비율-입력 : 출력: 3:3,
PLL: Yes, 주목적: Ethernet, SONET/SDH, 입력: Clock, 산출: HCSL, LVCMOS, LVDS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 4:20,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Stratum, Telecom, 입력: CMOS, LVDS, LVPECL, TTL, 산출: CMOS, LVDS, LVPECL, TTL, 회로 수: 1, 비율-입력 : 출력: 8:7,
PLL: Yes, 주목적: Ethernet, SONET/SDH, 입력: CMOS, TTL, Crystal, 산출: CML, CMOS, TTL, 회로 수: 1, 비율-입력 : 출력: 3:5,
PLL: Yes, 주목적: T1/E1, 입력: Clock, Crystal, 산출: Clock, 회로 수: 1, 비율-입력 : 출력: 3:8,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Stratum, Telecom, 입력: CMOS, TTL, 산출: CML, CMOS, LVDS, LVPECL, TTL, 회로 수: 1, 비율-입력 : 출력: 3:4,
PLL: Yes, 주목적: Ethernet, 입력: Clock, 산출: Clock, 회로 수: 1, 비율-입력 : 출력: 2:6,
PLL: Yes, 주목적: 3G, Ethernet, SONET/SDH, 입력: LVCMOS, LVDS, LVPECL, 산출: HSTL, 회로 수: 1, 비율-입력 : 출력: 2:2,
PLL: Yes, 주목적: Ethernet, Fibre Channel, Memory, PCI Express (PCIe), 입력: Clock, Crystal, 산출: HCSL, LVCMOS, LVDS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 1:20,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Stratum, Telecom, 입력: CMOS, TTL, 산출: CML, CMOS, LVDS, LVPECL, TTL, 회로 수: 1, 비율-입력 : 출력: 8:14,
PLL: Yes, 주목적: Ethernet, 입력: LVCMOS, Crystal, 산출: LVCMOS, 회로 수: 1, 비율-입력 : 출력: 4:1,
PLL: Yes, 주목적: Ethernet, Fibre Channel, SONET/SDH, 입력: Clock, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 8:16,
PLL: Yes, 주목적: Ethernet, Fibre Channel, SONET/SDH, 입력: Clock, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 11:16,
PLL: Yes, 주목적: T1/E1, 입력: Clock, Crystal, 산출: Clock, 회로 수: 1, 비율-입력 : 출력: 3:12,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Stratum, 입력: LVCMOS, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 13:14,
PLL: Yes, 주목적: Telecom, 입력: CML, CMOS, Crystal, 산출: CML, CMOS, 회로 수: 1, 비율-입력 : 출력: 4:3,
PLL: Yes, 주목적: SONET/SDH/PDH, 입력: Clock, Crystal, 산출: Clock, 회로 수: 1, 비율-입력 : 출력: 3:12,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Stratum, Telecom, 입력: Clock, 산출: Clock, 회로 수: 1, 비율-입력 : 출력: 13:12,
PLL: Yes, 주목적: Ethernet, Fibre Channel, SONET/SDH, 입력: Clock, Crystal, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 12:16,
PLL: Yes, 주목적: Ethernet, Fibre Channel, SONET/SDH, Stratum, 입력: Clock, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 11:16,
PLL: Yes, 주목적: T1/E1, 입력: Clock, Crystal, 산출: Clock, 회로 수: 1, 비율-입력 : 출력: 3:10,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Stratum, Telecom, 입력: CMOS, LVDS, LVPECL, TTL, 산출: CMOS, LVDS, LVPECL, TTL, 회로 수: 1, 비율-입력 : 출력: 5:2,
PLL: Yes, 주목적: Ethernet, SONET/SDH, 입력: CMOS, TTL, Crystal, 산출: CML, CMOS, TTL, 회로 수: 1, 비율-입력 : 출력: 2:10,
PLL: Yes, 주목적: Fibre Channel, Ethernet, SONET/SDH, 입력: CML, CMOS, Crystal, 산출: CML, CMOS, 회로 수: 1, 비율-입력 : 출력: 4:3,
