PLL: Yes, 주목적: Memory, DDR2, 입력: SSTL-18, 산출: SSTL-18, 회로 수: 1, 비율-입력 : 출력: 1:10,
PLL: No, 산출: Clock,
PLL: Yes, 주목적: SONET/SDH, Stratum, 입력: LVCMOS, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 11:13,
PLL: Yes, 주목적: SONET/SDH, Telecom, 입력: LVCMOS, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 6:5,
PLL: Yes, 주목적: 3G, Ethernet, SONET/SDH, 입력: LVCMOS, LVDS, LVPECL, 산출: LVDS, 회로 수: 1, 비율-입력 : 출력: 2:2,
PLL: Yes, 주목적: SONET/SDH, 입력: CMOS, 산출: CML, CMOS, 회로 수: 2, 비율-입력 : 출력: 3:3,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Telecom, 입력: LVCMOS, 산출: LVCMOS, 회로 수: 1, 비율-입력 : 출력: 11:10,
PLL: Yes, 주목적: Ethernet, SONET/SDH, 입력: CML, 산출: CML, 회로 수: 1, 비율-입력 : 출력: 2:2,
