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PLL: No, 주목적: Triac Relay, 회로 수: 1, 비율-입력 : 출력: 2:1,
PLL: Yes, 주목적: 3G, Ethernet, PCI, SONET/SDH, Wireless systems, 입력: Clock, 산출: CML, CMOS, LVDS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 2:2,
PLL: Yes, 주목적: T1/E1, 입력: Clock, 산출: Clock, 회로 수: 1, 비율-입력 : 출력: 2:2,
PLL: No, 주목적: GPON Optical Line Terminal (OLT) Receivers, 입력: LVPECL, 산출: LVPECL, 회로 수: 1, 비율-입력 : 출력: 1:1,
PLL: Yes, 주목적: Memory, DDR, 입력: Crystal, 산출: LVDS, 회로 수: 1, 비율-입력 : 출력: 1:1,
PLL: Yes, 주목적: SONET/SDH, 입력: CMOS, 산출: CML, CMOS, 회로 수: 2, 비율-입력 : 출력: 3:3,
PLL: Yes, 주목적: Fibre Channel, PCI Express (PCIe), SONET/SDH, 입력: Clock, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 2:6,
PLL: Yes, 주목적: 3G, Ethernet, SONET/SDH, 입력: LVCMOS, LVDS, LVPECL, 산출: LVDS, 회로 수: 1, 비율-입력 : 출력: 2:2,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Stratum, 입력: Clock, 산출: Clock, 회로 수: 1, 비율-입력 : 출력: 13:14,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Stratum, Telecom, 입력: CMOS, TTL, 산출: CML, CMOS, LVDS, LVPECL, TTL, 회로 수: 2, 비율-입력 : 출력: 4:8,
PLL: Yes, 주목적: SONET/SDH, 입력: CMOS, 산출: CML, CMOS, 회로 수: 1, 비율-입력 : 출력: 3:3,
PLL: Yes, 주목적: Ethernet, SONET/SDH, Stratum, Telecom, 입력: CMOS, LVDS, LVPECL, TTL, 산출: CMOS, LVDS, LVPECL, TTL, 회로 수: 1, 비율-입력 : 출력: 8:7,
PLL: Yes, 주목적: Ethernet, SONET/SDH, 입력: Clock, 산출: HCSL, LVCMOS, LVDS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 4:20,
PLL: No, 주목적: Ethernet, Fibre Channel, Memory, PCI Express (PCIe), 입력: Clock, Crystal, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 1:12,
PLL: Yes, 주목적: SONET/SDH, 입력: CMOS, Crystal, 산출: CML, CMOS, 회로 수: 2, 비율-입력 : 출력: 4:3,
PLL: Yes, 주목적: SONET/SDH, Telecom, 입력: LVCMOS, 산출: LVCMOS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 11:12,
PLL: Yes, 주목적: Ethernet, SONET/SDH, 입력: CMOS, Crystal, 산출: CML, CMOS, 회로 수: 2, 비율-입력 : 출력: 4:3,
PLL: No, 주목적: Video Genlock, 입력: LVCMOS, LVTTL, Crystal, 산출: LVCMOS, LVDS, LVTTL, 회로 수: 1, 비율-입력 : 출력: 5:14,
PLL: Yes, 주목적: Ethernet, ADM, DSLAM, SONET/SDH, Stratum, TDM, 입력: LVCMOS, 산출: LVCMOS, 회로 수: 1, 비율-입력 : 출력: 4:3,
PLL: Yes, 주목적: Time Measurement, 입력: LVCMOS, LVDS, 산출: LVDS, 회로 수: 1, 비율-입력 : 출력: 5:9,
PLL: Yes, 주목적: SONET/SDH, STS, STM, 입력: LVDS, LVPECL, 산출: LVDS, LVPECL, 회로 수: 1, 비율-입력 : 출력: 1:2,
