PLL: Yes, 주목적: Ethernet, SONET/SDH, 입력: LVPECL, 산출: CML, LVPECL, 회로 수: 1, 비율-입력 : 출력: 2:4,
PLL: Yes, 주목적: SONET/SDH, 입력: LVPECL, 산출: LVPECL, 회로 수: 1, 비율-입력 : 출력: 1:1,
PLL: Yes, 주목적: 3G, Ethernet, PCI, SONET/SDH, Wireless systems, 입력: LVPECL, 산출: CML, LVPECL, 회로 수: 1, 비율-입력 : 출력: 2:4,
PLL: No, 주목적: Video Genlock, 입력: LVCMOS, LVTTL, Crystal, 산출: LVCMOS, LVDS, LVTTL, 회로 수: 1, 비율-입력 : 출력: 5:11,
PLL: No, 주목적: Video Genlock, 입력: LVCMOS, LVTTL, Crystal, 산출: LVCMOS, LVDS, LVTTL, 회로 수: 1, 비율-입력 : 출력: 5:14,
회로 수: 1,
입력: Clock, Data, 산출: Clock, Data, 회로 수: 1, 비율-입력 : 출력: 4:4,
PLL: No, 주목적: InfiniBand, Ethernet, 입력: Clock, 산출: Clock, 회로 수: 1, 비율-입력 : 출력: 4:4,
주목적: Ethernet, Fibre Channel, 회로 수: 2,
PLL: No, 주목적: InfiniBand, Ethernet, 입력: Clock, Data, 산출: Clock, Data, 회로 수: 1, 비율-입력 : 출력: 4:4,
입력: Clock, Data, 산출: Clock, Data, 회로 수: 1, 비율-입력 : 출력: 8:8,
